Hướng dẫn dùng ModelSim để viết code Verilog và mô phỏng Verilog Testbench

Code mẫu cho bài mô phỏng
1-code verilog

module congAND(a,b,y);
  input a,b;
  output y;
  assign y=a&b;
endmodule

2-code verilog testbench

module congAND_tb;

  wire ty;

  reg ta,tb;

congAND mophong(.a(ta),.b(tb),.y(ty));

initial

begin

  $monitor(ta,tb,ty);

  #20

  ta=0;

  tb=0;

  #20

  ta=0;

  tb=1;

  #20

  ta=1;

  tb=0;

  #20

  ta=1;

  tb=1;

end

endmodule

Các bước viết code và mô phỏng